0 引　言

随着未来网络的大规模部署和无线信道的日益拥挤，无线信道电磁环境愈发复杂，信道编码技术在对抗干扰、提升通信可靠性方面的作用更为凸显^[1]。对于不同的无线信道环境，需要设计不同的信道编码方法及参数，以实现通信性能最优^[2]。仿真作为通信技术领域的一种重要研究手段，是评估通信系统性能设计的重要途径^[3]。在进行信道编码方式选择与参数设计时，采用仿真技术能够实现不同编译码算法选择及参数设计下的通信系统性能快速评估验证，为工程设计中的系统参数分配提供决策依据。

尚启星和鲁芳旭等^[4-5]在针对Reed-solomon（RS）码开展的编译码算法性能研究中，分别基于Matlab工具搭建仿真系统模型进行性能验证与分析工作；詹平红和曲国伟等^[6-7]在针对Low-density Parity-check（LDPC）码开展的编译码算法性能研究中，也采用了将算法数学模型转换为计算机仿真模型（如Matlab）的方法进行性能验证。这种使用计算机仿真软件，对信道编译码算法建立仿真模型开展性能验证的方法，能够提升系统设计效率，但软件程序为解释执行的方式，仿真工具受计算机性能影响，存在仿真速度慢、效率低，且受限于计算机性能无法应对大数据量仿真分析的需求场景等问题。吴博^[8]在针对LDPC并行译码算法开展研究时，为了提升仿真效率，采用基于Graphics Processing Unit（GPU）硬件加速的方法来构建仿真系统，运算效率相较传统计算机仿真方法提升了17倍。该方法通过提升仿真软件依托的计算机平台运算性能来加速运算，其本质仍然是计算机软件仿真，其基于浮点数或定点数的仿真模型脱离了算法的物理实现架构，与实际应用场景中算法逻辑硬件化后的物理模型有着较大差异，导致性能评估结果与工程实际有着较大差距，不能准确地指导工程实际的参数设计，且该种方法仿真效率仍然较低，运算速度明显受仿真平台性能影响极大。

为了获得信道编译码算法实际物理硬件逻辑实现的准确性能，即使在已有编译码算法硬件代码的前提下，研究人员仍然需要基于工程设计需求，独立搭建完整的硬件算法验证系统。夏阁淞等^[9]在针对极化码存在译码延迟大、吞吐量低、硬件消耗量大等问题展开研究时，为了准确验证算法性能，基于Field Programmable Gate Array（FPGA）芯片完成了译码算法的硬件逻辑设计，并构建了硬件验证系统；刘梦欣^[10]在基于FPGA的RS编译码研究工作中，部分考虑的验证系统的通用性，能够支持不同长度和码率的RS码译码算法硬件逻辑实现性能的验证；Takashi等^[11]基于FPGA开展了RS+LDPC级联码编译码算法硬件逻辑实现的性能验证系统构建与性能评估工作；宿凌超等^[12]针对DVB-S标准中RS+CC级联码编译码算法硬件逻辑实现的性能验证需求，设计了半实物仿真系统，能够支持不同删余参数下QPSK调制的性能验证。这种基于电路的信道编译码算法性能仿真评估方法，能够准确反映信道编译码算法的实际物理性能、置信度更高，能够更加准确地指导工程开发与参数设计。然而，受限于硬件算法设计开发周期长、移植难度大、对仿真评估人员技术门槛要求较高等因素，该类方法多为工程设计人员针对具体需求进行评估所用，多数也只能对应一种应用场景，推广性和通用性都存在较大缺陷。

针对上述问题，邓莉^[13]基于RS+CC级联码设计了信道编解码算法性能快速验证系统。系统支持两种码型在不同码率、不同编码方式以及不同调制模式下抗噪声性能的快速评估，距离具有良好通用性和可移植性，能够支持不同信道编译码算法、信道加噪方式、调制解调模式，并具有良好人机交互性，与具备仿真数据统计分析能力的通用信道编译码算法物理性能快速仿真系统相比仍有较大差距。基于上述研究的不足和当前工程设计领域对信道编译码算法物理硬件实现性能快速评估的需求，采用PC上位机软件与FPGA下位机硬件相结合的软硬件协同仿真系统架构，提出了一种通用信道编译码算法硬件实现物理性能快速仿真评估系统的实现方法。

1 系统仿真模型设计 1.1 系统设计目标

系统设计目标是建立一个具备通用性的信道编译码算法性能仿真与评估系统，系统功能任务分解如图1所示。PC上位机软件主要实现模拟信源/噪声数据的生成、仿真数据的后分析、数据/控制指令传输和与FPGA的用户交互界面4部分功能；FPGA下位机实现为算法仿真提供仿真源数据和仿真过程的数据调度功能、信道编译码算法仿真和信道噪声叠加的功能；PC上位机和FPGA通过PCI-E总线完成数据交互。

1.2 系统仿真模型结构

系统任务结构与映射如图2所示。在FPGA下位机硬件上部署仿真系统的数据调度与控制、编码与调制和加噪信道3个逻辑功能单元。系统数据调度单元提了大容量缓冲空间，其中，DDRA存储器用于接收上位机下发的各类原始仿真源数据，DDRB存储器用于采集用户指定的仿真过程数据，并实时回传至上位机。通过设计通用化标准FIFO接口与数据读写机制，保证了数据缓冲调度单元对各种信道编译码算法的兼容性，以及仿真过程的实时性、高效性、通信数据的连续性。算法验证单元提供了标准的外码+交织+内码信道编译码算法架构和通用的误码性能统计功能，该单元以主动模式从缓冲区读取数据，以流处理方式驱动信道编码、交织、调制、加噪、解调、解交织以及译码等模块工作，从而实现算法性能仿真，并根据系统控制指令，采集用户指定的仿真过程数据写入缓冲调度单元，并进行误码率等特性参数计算，从而实现各种编译码算法性能的真实、有效评估。加噪信道在算法验证单元数据流的驱动下工作，可支持两种加噪方式，分别为上位机事先生成噪声的加入以及根据用户设定参数由下位机模拟信道实时生成噪声加入。系统整体受系统控制模块主控，主控信息由PC端通过寄存器通道下传至系统控制模块进行解析执行。

算法仿真部分电路模块结构设计如图3所示。模块中当前部署了部分常用的通信标准中的信道编译码算法，如RS码、BCH码、卷积交织、删余卷积码和LDPC码等信道编译码算法模块，各算法模块可根据cmd参数配置信息实现不同方式的级联。系统当前支持QPSK调制解调方式，用户可根据需要灵活扩展；各算法模块接口均设计为AXI标准接口，并且以IP化的方式添加到电路设计中；系统预留开放式I/O口，在使用过程中，用户可以根据需求在系统框架中集成更多的信道编译码算法。数据管理模块控制仿真源数据管理和仿真过程数据管理，仿真源数据管理模块用于从系统数据调度模块主动读取所需的信源数据以及信道加噪所需的噪声，信源数据接入外码模块，噪声数据接入信道模块；仿真过程管理模块管理仿真过程中各模块输出数据，便于数据的上传处理以及误码统计。功能管理模块实现编译码系统控制参数配置和误码率统计功能。编译码系统控制参数配置模块用于给各算法模块提供仿真参数，如系统仿真编码方式、码率、调制方式、系统复位和使能控制；误码率统计通过仿真过程数据管理模块接入外码、交织、内码、信道数据，通过对比，计算出各级的误码数，待仿真完成后，上传至上位机软件计算误码率并分析性能。

2 加性高斯白噪声仿真信道设计

加噪信道是系统的一个重要组成部分。信道中的噪声由众多原因导致，但依据中心极限定理可知，大量的小随机变量的积累效应近似于正态分布。通常情况下，会使用加性高斯信道模型来表征此类通信信道模型。高斯信道是恒参信道，如光纤通信、卫星通信、同轴电缆通信等均可视为高斯信道，所以对加性高斯信道（AWGN）的研究有重要现实意义。因此，系统当前集成了这一常用的信道模型，后续可根据实际需求灵活扩展，如瑞利信道、莱斯信道等，并可考虑引入多径等影响因素。

加性高斯白噪声的功率谱密度在整个信道带宽上恒定为$ {N_{\text{0}}} $，且幅度满足均值为0的高斯分布。在实际通信过程中，输入信号经编码和调制后进入信道，经编码后的输入信号为$ {\boldsymbol{I}} = \{ {i_1},{i_{\text{2}}}, \cdots ,{i_{{n}}}\} $，解调检测后的输出信号为$ {\boldsymbol{O}} = \{ {o_1},{o_2}, \cdots ,{o_{{n}}}\} $，离散无记忆信道满足下式所示的联合条件概率模型：

离散无记忆信道模型如图4所示，虽然输入信号时离散序列，但高斯信道中的噪声确是满足高斯分布的连续噪声信号，因而输出信号也是连续变量。从一组包含$ n $个有限的离散序列中随机选择输入信号X，而输出信号Y是从未量化的检测器输出中获得的连续随机变量，可以认为噪声叠加模块的输入是实轴上的任何值，因此$ \forall y \in {\boldsymbol{Y}},y \in ( - \infty , \infty ) $。噪声N是一个加性高斯白噪声。

若把信道的输入$ {\boldsymbol{X}} $和噪声$ {\boldsymbol{N}} $描述为一个$ m $维字符向量，矢量信道模型如图5所示，其中X的每一维分量均为离散值$ {\boldsymbol{X}} = \{ {x_{{{N}}1}},{x_{{{N}}2}}, \cdots ,{x_{{{Nm}}}}\} $，而$ \forall i \in \{ 1,2,\cdots ,m\} ,{y_{{i}}} \in ( - \infty , \infty ) $是连续值。

输入信号功率为：

根据信噪比计算公式：

可求得噪声功率${P_{\rm N}}$，已知噪声功率后便能生成相应功率的噪声数据。

用于描述AWGN信道中噪声相对功率的典型量包括：${\rm{ SNR}} $，$ {E_{\text{s}}}/{N_0} $，$ {E_{\text{b}}}/{N_0} $等。这些参数通常在误码率分析工具Bertool中使用（经过Bertool工具测得的误码率性能作为理想值，是搭建Simulink模型、编写m文件进行仿真时的重要参考依据）。

$ {E_{\text{s}}}/{N_0} $与$ {E_{\text{b}}}/{N_0} $的关系如下式所示：

其中$ k $表示每个符号的信息位数，受调制方式和纠错编码中所用编码方式编码效率的影响。如编码效率为1/2、调制方式采用8 PSK时，$ k = {\text{(}}1/2{\text{)lo}}{{\text{g}}_2}{\text{}}8{\text{}} = 3/2 $。

输入为复信号时，噪声功率谱如图6所示，因此，$ {E_{\rm s}}/{N_0} $与$ {\rm {SNR}} $推导如下：

式中：T_sym——信号的符号周期；

T_sample——信号的采样周期；

$ S $——输入信号功率；

$ N $——噪声功率；

$ {B_{\text{n}}} $——噪声带宽；

$ {F_{\mathrm{s}}} $——采样频率，$ {F_{\text{s}}} = 1/{T_{{\text{sample}}}} $。

输入为实信号时，噪声功率谱如图7所示。因此$ {E_{\text{s}}}/{N_0} $与$ {\rm{SNR}} $推导如下：

在该系统中由PC机使用Matlab生成0，1二值化的信息数据，信息数据经映射后，符号功率固定，根据式（3）在已知信号功率与信噪比值可求得噪声功率，由此可得噪声量化范围。以QPSK调制模式、符号功率为16个单位功率为例，考虑硬件实现后的截断误差，理论噪声功率、实际产生的噪声功率、量化位宽（包含符号位）、量化后噪声功率，量化后实际信噪比计算如表1所示。由表可知，当符号功率为16个单位功率、调制方式为QPSK时，需要的噪声信号最大位宽为7 bit，由于实验次数有限，考虑系统设计冗余，最终选取噪声量化位宽为8 bit。

3 系统软硬件平台实现 3.1 上位机软件

软件平台开发环境使用Visual Studio，开发语言使用C#。以动态链接库为基础，采用标准通信协议以及对相关接口进行规范，如此形成的上位机环境，可重构且是开放性的。上位机软件作为系统的主控，控制硬件系统的工作，根据模块化原则，软件系统结构如图8所示。其主要由框架平台程序、设备管理、设备驱动程序、功能模块等模块组成。其中，框架平台程序提供命令管理机制，功能模块及其与设备管理间的交互、设备的启动/关闭。设备管理主要是在系统启动时初始化硬件设备、控制设备工作、加载参数供上层程序调度等。驱动程序包括设备驱动程序和驱动程序API动态库^[10]。这种体系结构方便了独立新功能模块的开发。

3.2 系统实物平台

硬件平台使用搭载Xilinx Virtex7 690T FPGA的信号处理卡，拥有丰富的逻辑和布线资源，便于实现多种仿真算法的硬件部署；FPGA信号处理卡上搭载两片2 GB容量的DDR3存储颗粒，可实现仿真源数据和仿真过程数据的大容量缓存，基于大容量的数据缓存作为完成数据调度，使系统可以支持在计算机仿真上无法实现的大数据量的仿真分析。系统测试验证实物平台如图9所示，左侧为VPX总线架构的机箱，机箱内部构成有FPGA信号处理卡和计算机主板。系统的仿真验证的硬件实现通过FPGA信号处理卡完成。右侧是上位机软件界面，上位机软件在计算机主板上运行，二者通过高速总线互连接，实现FPGA与PC之间的高速通信，控制指令和仿真数据下传以及仿真过程数据和系统误码率统计的回传分析。

4 系统性能分析

对整个系统进行性能测试，在上位机生成不同信噪比的噪声数据下传至FPGA，分别测试了RS编/译码，卷积交织/解交织，卷积编码/维特比译码，级联码（RS码+卷积交织+卷积码）在–7~9 dB等16种信噪比环境下算法的物理性能。

以级联码（RS码+卷积码）为例，选择QPSK调制方式，采用经过工程应用验证的编译码算法硬件逻辑实现代码，在上位机软件用户交互界面配置好仿真参数后，系统自动完成了配置的16种信噪比环境下的编译码结果仿真分析，仿真过程数据正确上传，软件正确绘制内码和外码的性能分析曲线。测试结果表明，系统能按照配置参数完成编码、调制、加噪、解调、译码、数据传输和误比特性能统计等功能，且系统支持批处理模式，可实现多模式多种仿真参数的自动化仿真。

信道译码算法在硬件化实现过程中，FPGA在浮点数的计算时，只能将浮点数转换为定点数进行运算，得到的计算结果会有精度损失，使硬件化后的算法会有一定的性能恶化。系统完成仿真实验后，通过调用预先编写的Matlab函数，使用相同的信源和噪声数据模拟算法相同的仿真过程，对比分析二者仿真结果，验证系统的可靠性。以删余卷积码和RS码、QPSK调制方式为例，在Matlab上使用相同信源数据和噪声数据进行相同过程的仿真分析，然后将Matlab软件仿真结果与信道编解码算法性能半物理仿真系统硬件实测结果进行比对（图10）。对比仿真分析得出，删余卷积码1/2、2/3、3/4、5/6以及7/8五种删余模式和RS码仿真结果的误码率始终处于同一个数量级，算法硬件化后仿真结果与软件结果基本一致。性能恶化最大值未超过0.4 dB，处于该编译码算法硬件逻辑实现后的性能误差范围中，较小的性能恶化说明所设计系统的可靠性，可以较为准确地仿真验证出信道编译码算法的物理性能。

对系统的仿真效率测试，验证卷积码（2,1,7），维特比译码算法性能时，测试仿真源数据比特量为10的7次方量级，进行一次或多次实验，上传一种或多种类型的数据等方式进行测试，系统执行仿真耗时统计结果如表2所示，与采用Matlab进行仿真单次实验时长达数分钟甚至小时相比，本系统在仿真耗时上占有明显优势，仿真效率更高。

5 结束语

本文采用PC上位机软件与FPGA下位机结合的软硬件协同设计架构，提出了一种通用化的信道编译码算法仿真系统实现方法。论述了原型系统的总体开发框架，基于VPX机箱构建了实物系统，并以RS码、卷积码等码型完成了闭环性能测试。测试结果表明，系仿真统编码方式、调制方式、信道类型与信噪比参数切换灵活，支持批处理仿真功能，能快速得到大数据量下多模式信道编译码算法的物理性能分析结果，仿真效率高、仿真结果真实可靠，能够为工程设计提供准确的设计参考。系统提供开放式I/O口，系统可移植性强，为系统后续算法应用场景的变换扩充提供了有效的解决方案。